module dlxzq(
input  wire  a;
input  wire  b;
input  wire  sel;
output reg   y;
);
//out:输出信号
always@(*)  //*的意思所以端口都是敏感变量
if（sel==1）
  begin
  y=a;
  end
else
  begin
  y=b;
  end 


//out:组合逻辑输出选择结果
always@（*）
  case（sel）
    1'b1    : y=a;
    1'b0    : y=b;
    default : y=a;//如果sel不能列举出所有的情况一定要加上default，此处是可以省略的；
  endcase

//out:组合逻辑选择输出结果
assign y=(sel==1'b1)？a:b;//此处使用三元运算符，当括号里的结果成立时，执行“？”后面结果，不成立执行后者

endmodule