代码：

always @ (posedge clk, negedge rst_async_n)

if (!rst_async_n) begin

rst_s1 <= 1’b0;

rst_s2 <= 1’b0;

end

else begin

rst_s1 <= 1’b1;

rst_s2 <= rst_s1;

end

这个电路 秒就秒在，在时钟沿跳变的时刻，rst_async_n 也发生了跳变，就有可能发生亚稳态。而经过 rst_s1 rst_s2 ,能够有效的抑制亚稳态。

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