FPGA学习-2-QurtusII操作

系统:win10
平台:Quartus II
FPGA:EP4CE6

注意:如果想要生成的流程图
只需点击Tools-Netlist-RTL Viewer即可

总结:

1 创建工程(四个文件,注意相关文件夹存放不同文件)
2 编写代码
3 分析与综合,编译代码,看是否出错
4 端口取消复用,并对需要的引脚分配
5 编译工程
6 下载项目sof文件
7 有需要的话下载到flash固话 jic文件

1 创建工程文件

注意文件名字和想要干的事情保持一直，本次实验操作是流水灯

2 打开QuartusII软件，进行第一个工程创建

file->new project wizard -> 选择对应芯片和保存工程目录

3 创建程序文件

new ->Design Files -> Verilog HDL File
名字与工程一样

4 流水灯程序

module flow_led(
    input               sys_clk  ,  //系统时钟
    input               sys_rst_n,  //系统复位，低电平有效
     
    output  reg  [3:0]  led         //4个LED灯
    );

//reg define
reg [23:0] counter;

//*****************************************************
//**                    main code
//***************************************************** 
                                                                                                                                                                                                                         
//计数器对系统时钟计数，计时0.2秒
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        counter <= 24'd0;
    else if (counter < 24'd1000_0000)
        counter <= counter + 1'b1;
    else
        counter <= 24'd0;
end

//通过移位寄存器控制IO口的高低电平，从而改变LED的显示状态
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        led <= 4'b0001;
    else if(counter == 24'd1000_0000) 
        led[3:0] <= {led[2:0],led[3]};
    else
        led <= led;
end

endmodule

5 分析与综合

6 分配引脚

先配置

选中流水灯编辑界面

tools->options

开始配置引脚:

有些引脚是复用功能,需要设置成为普通IO如下

点击引脚配置

引脚就分配好了,点击关闭

此时引脚配置信息就保存到了工程文件par目录下的flow_led.qsd中

7 编译整个工程

8 下载程序

选择硬件

选择文件

点击下载

实验现象:四个LED灯流水

8 固话程序:生成jic文件, 将该文件下载到板载flash中,就能永久保存并上电运行

这里面注意点击完addFile选择sof文件, 在点击Generate就可以生成jic文件了

注意一定要选择Properties

下载完成