基于ADS54J40的JESD204B ADC 1GHz采样硬件开发笔记

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ADS54J40是一款2通道、14bit采样精度、最高采样率1GSPS的ADC芯片，该芯片支持2路模拟信号输入，但采样数据的输出只支持JESD204B subclass 1模式。

每通道的采样数据可以通过2 lanes或者4 lanes输出。在2 lanes数据输出模式下，每条lane的线速率最高为10Gbps（对应1GSPS采样）；在4 lanes数据输出模式下，每条lane的线速率最高为5Gbps（对应1GSPS采样）。

因此，在使用这款ADC设计硬件时，我们需要注意选用的FPGA型号，确定其内部的GT模块所能支持的最高速率。比如：如果选用的是xilinx Artix系列的FPGA，其内部的GTP最高线速率6.6Gbps，在配合这款ADC使用时，硬件设计只能采用4 lanes模式。而对于GTX、GTH或者GTZ来说，只要其支持的速率超过10Gbps，就可以采用2 lanes模式。

开发这款ADC时，我们首先需要了解其管脚定义，然后才能进行硬件设计。下面对这款ADC的73个管脚做一个简单的功能描述，如下图0所示：

图0：ADS54J40管脚分布

下表1具体描述各个管脚的功能：

下面介绍该ADC硬件设计方案，具体包括：

• 电源设计
• 模拟信号输入设计
• SPI配置设计
• JESD204b CLK/SYSREF设计
• JESD204b数据输出设计

1，电源设计

该ADC需要4路电源，分别为AVDD(1.9V)、AVDD3V(3V)、DVDD(1.9V)、IOVDD(1.15V)。直流耦合ADC差分驱动器需要±5V电源。如下图所示为整体电源方案：

图1：电源整体方案

如下图2所示为AVDD(1.9V)的电源设计，其中外部输入2.5V DC_DC电源：

图2：AVDD电源设计

如下图3所示为AVDD3V(3V)的电源设计，其中外部输入3.3V DC_DC电源：

图3：AVDD3V电源设计

如下图4所示为DVDD的电源设计，其中外部输入2.5V DC_DC电源：

图4：DVDD电源设计

如下图5所示为IOVDD的电源设计，其中外部输入1.5V DC_DC电源：

图5：IOVDD电源设计

基于直流耦合ADC差分驱动器的正负LDO供电需求，本设计先将外部输入的1路DC-DC电源转换成±DC-DC电源，再将±DC-DC电源转换成±5V的LDO电源，如下图6所示为5.4V DC-DC电源转换成±5.4V DC-DC电源：

图6：±5.4V DC-DC电源设计

如图7所示为±5.4V DC-DC电源转换成±5V的LDO电源：

图7：±5V LDO电源设计

2，模拟信号输入设计

由于ADS54J40支持双通道输入，因此本方案设计为通道A采集直流耦合信号，通道B采集交流耦合信号。

对于直流耦合通道A，则参考了业界常用的差分放大器+DAC的方案，如下图8所示：

图8：直流耦合通道A模拟输入设计框图

对于交流耦合通道B，本设计参考了ADS54J40开发板方案，采用两级变压器和无源低通滤波器，如下图9所示：

图9：交流耦合通道B模拟输入设计框图

3，SPI配置设计

该ADC的配置引脚共包括PDN、RESET、SCLK、SDIN、SDOUT、SEN这6个，直接将这6个信号连接到MCU或FPGA管脚即可，后期通过软件代码控制该ADC即可，如下图10所示：

图10：SPI配置设计

4，JESD204b CLK/SYSREF硬件设计

CLK和SYSREF差分信号由LMK048**系列可编程时钟芯片产生即可。如下图11所示：

图11：JESD204b CLK/SYSREF硬件设计

5，JESD204b数据输出设计

ADS54J40的2通道数据输出共有8对管脚。当采用2 lanes模式时，只需要4对管脚；当采用4 lanes模式时，需要8对管脚。本设计先将全部管脚都引出到FPGA的GT管脚，以便灵活测试使用。如下图12所示为ADC端的JESD数据信号输出设计：

图12：ADC端的JESD数据信号输出设计

同样在FPGA端，这8对信号连接到GT模块，如下图13所示：

图13：FPGA端的JESD数据信号设计

总得来说，ADC部分的硬件设计比较容易，但开发这款ADC需要搭配：前端差分驱动、ADC电源、放大器电源、JESD204时钟系统、FPGA系统、系统电源等，比较繁琐，如果手头有FPGA的开发板（需要预留多路GT端口）就可以节省大量设计时间。

如下图14所示为本设计的PCB：

图14：ADS54J40子板正顶层/底层视图

如下图15为设计的多功能FPGA母板：

图15：多功能FPGA母板