0
点赞
收藏
分享

微信扫一扫

1537_AURIX_TriCore内核架构_存储完整性错误的缓解


全部学习汇总: ​​GreyZhang/g_tricore_architecture: some learning note about tricore architecture. (github.com)​​

这一次看一下内核架构文档中的存储完整性错误的缓解,看到这个题目的时候我能够想到的基本上就是ECC。而从实际的内容查看,我觉得至少ECC会是这种技术的一种选择。

1537_AURIX_TriCore内核架构_存储完整性错误的缓解_TriCore

不管错误是否纠正,从具备这样的错误缓解的存储功能来说,错误信息都是存在的。可纠正以及不可纠正最终的偏差点其实还是在于数据最后是否恢复成了正确的信息给到CPU。

我这里联想到了ECC,其实这个功能也不是完全与ECC对等。但是,看起来ECC至少是可以作为一种可以选择的技术实现方式。

1537_AURIX_TriCore内核架构_存储完整性错误的缓解_TriCore_02

如果程序存储出现错误,那么将会触发trap。

1537_AURIX_TriCore内核架构_存储完整性错误的缓解_嵌入式硬件_03

如果出现了错误,这个寄存器是可以提供错误发生的位置相关的信息的。

1537_AURIX_TriCore内核架构_存储完整性错误的缓解_AURIX_04

数据类的存储完整性的处理跟程序的类似,一个是不能够纠正的时候会触发trap,另一个是这里的这个寄存器是可以提供错误数据的地址信息的。

1537_AURIX_TriCore内核架构_存储完整性错误的缓解_单片机_05

总结一下的话,那就是:如果存储出现错误,那么进行修复要么进入trap。至于错误是通过什么方法判断出来的,这个跟错误的检测方式是相关的。

1537_AURIX_TriCore内核架构_存储完整性错误的缓解_嵌入式硬件_06

这样,这个章节的了解就结束了。非常有意思,这个章节本来的页数就不多,但是最后还是连续的三张空白页。整体来说,只是知道了内核中有这样的设计考虑。从应用设计的角度来看,收获不算很多。

举报

相关推荐

0 条评论